1. 根據(jù)項(xiàng)目需求，制定相應(yīng)的驗(yàn)證計(jì)劃和驗(yàn)證方案； 2. 完成SOC級(jí)或IP級(jí)驗(yàn)證環(huán)境的搭建與調(diào)試； 3. 完成IP模塊的功能驗(yàn)證； 4. 完成SOC芯片的系統(tǒng)功能驗(yàn)證； 5. 完成回歸測(cè)試，以及代碼覆蓋率和功能覆蓋率搜集與分析； 6. 開發(fā)高效率的腳本、流程來提升驗(yàn)證的質(zhì)量和效率，保證設(shè)計(jì)的品質(zhì)； 任職資格: 1. 碩士及以上學(xué)歷，電子工程、微電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)畢業(yè)； 2. 熟悉SOC芯片驗(yàn)證流程; 3. 熟練掌握Verilog、Systemverilog等語言； 4. 精通UVM驗(yàn)證方法學(xué)，能夠獨(dú)立搭建UVM驗(yàn)證平臺(tái)； 5. 熟悉perl/makefile/python等腳本語言； 6. 具備良好的文檔編寫能力和習(xí)慣，能夠編寫規(guī)范的驗(yàn)證詳細(xì)文檔； 7. 具備良好的溝通能力、協(xié)調(diào)能力和團(tuán)隊(duì)合作能力，工作認(rèn)真負(fù)責(zé)； 8. 有ARM芯片驗(yàn)證經(jīng)驗(yàn)者尤佳；
于澤
1. 根據(jù)項(xiàng)目需求，制定相應(yīng)的驗(yàn)證計(jì)劃和驗(yàn)證方案；
2. 完成SOC級(jí)或IP級(jí)驗(yàn)證環(huán)境的搭建與調(diào)試；
3. 完成IP模塊的功能驗(yàn)證；
4. 完成SOC芯片的系統(tǒng)功能驗(yàn)證；
5. 完成回歸測(cè)試，以及代碼覆蓋率和功能覆蓋率搜集與分析；
6. 開發(fā)高效率的腳本、流程來提升驗(yàn)證的質(zhì)量和效率，保證設(shè)計(jì)的品質(zhì)；
任職資格:
1. 本科及以上學(xué)歷，電子工程、微電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)畢業(yè)；
2. 熟悉SOC芯片驗(yàn)證流程;
3. 熟練掌握Verilog、Systemverilog等語言；
4. 精通UVM驗(yàn)證方法學(xué)，能夠獨(dú)立搭建UVM驗(yàn)證平臺(tái)；
5. 熟悉perl/makefile/python等腳本語言；
6. 具備良好的文檔編寫能力和習(xí)慣，能夠編寫規(guī)范的驗(yàn)證詳細(xì)文檔；
7. 具備良好的溝通能力、協(xié)調(diào)能力和團(tuán)隊(duì)合作能力，工作認(rèn)真負(fù)責(zé)；
8. 有ARM芯片驗(yàn)證經(jīng)驗(yàn)者尤佳；
于澤
工作職責(zé)：
1、熟練分析待驗(yàn)?zāi)繕?biāo)，提取驗(yàn)證向量；
2、負(fù)責(zé)開發(fā)包括模塊級(jí)和系統(tǒng)級(jí)驗(yàn)證環(huán)境，驗(yàn)證腳本工具，并維護(hù)驗(yàn)證流程；
3、與設(shè)計(jì)工程師緊密合作，理解模塊及芯片設(shè)計(jì)規(guī)格，能夠帶領(lǐng)其他工程師完成項(xiàng)目驗(yàn)證工作；
4、測(cè)試平臺(tái)開發(fā)，基于高級(jí)硬件語言如SystemVerilog的直接測(cè)試案例和隨機(jī)化測(cè)試案例設(shè)計(jì)及功能覆蓋率生成；
5、能夠協(xié)同設(shè)計(jì)和固件工程師進(jìn)行FPGA平臺(tái)驗(yàn)證調(diào)試,并能將先進(jìn)驗(yàn)證方法應(yīng)用于項(xiàng)目驗(yàn)證。
任職要求：
1、碩士及以上學(xué)歷，計(jì)算機(jī)科學(xué)或電子工程相關(guān)專業(yè)；
2、集成電路驗(yàn)證工作經(jīng)驗(yàn)；
3、富有事業(yè)心和良好的團(tuán)隊(duì)協(xié)作能力；
4、熟悉ASIC設(shè)計(jì)流程，對(duì)UVM驗(yàn)證方法學(xué)有較深的理解;
5、有SOC，深度學(xué)習(xí)，視頻編解碼或圖形圖像處理模塊驗(yàn)證經(jīng)驗(yàn)者優(yōu)先
6、溝通表達(dá)能力良好，能夠高質(zhì)量撰寫各類工作報(bào)告
鄂雨婷
崗位職責(zé)：1. 負(fù)責(zé)單元模塊的驗(yàn)證平臺(tái)的搭建和維護(hù);2. 編寫項(xiàng)目的驗(yàn)證需求、驗(yàn)證規(guī)程、驗(yàn)證用例、驗(yàn)證報(bào)告;3. 負(fù)責(zé)驗(yàn)證模型開發(fā); 4. 負(fù)責(zé) RTL 及門級(jí)驗(yàn)證、模塊及系統(tǒng)驗(yàn)證;5. 分析設(shè)計(jì)問題和覆蓋率報(bào)告，幫助設(shè)計(jì)人員定位和修復(fù)設(shè)計(jì)問題;6. 負(fù)責(zé)同硬件、軟件工程師、IC 設(shè)計(jì)工程師完成 FPGA 原型驗(yàn)證。條件要求：1. 本科及以上學(xué)歷，通信、電子、微電子和集成電路等相關(guān)專業(yè);2. 熟悉數(shù)字電路設(shè)計(jì)流程，具有扎實(shí)的計(jì)算機(jī)科學(xué)和IC驗(yàn)證理論知識(shí)，有兩年及以上的驗(yàn)證工作經(jīng)驗(yàn);3.掌握C/C 、Verilog、System Verilog 等語言，熟悉perl、tcl、shell、python等腳本語言的一種或多種:4. 熟悉常用 EDA 工具的使用，熟悉并掌握 UVM 驗(yàn)證方法學(xué)。5. 有良好的團(tuán)隊(duì)合作精神，善于溝通，有責(zé)任心和上進(jìn)心。 職能類別：IC驗(yàn)證工程師 關(guān)鍵字：電子微電子c 通信驗(yàn)證perlrtluvm驗(yàn)證ic驗(yàn)證shell
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